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  1. 紀要
  2. 岡山理科大学紀要. A, 自然科学
  3. 33

Verilog-HDL による論理合成回路の評価

https://ous.repo.nii.ac.jp/records/1546
https://ous.repo.nii.ac.jp/records/1546
3007bae0-6ac9-48e1-bbce-42599f245b5f
名前 / ファイル ライセンス アクション
33a17.pdf 33a17.pdf (695.3 kB)
Item type 紀要論文(ELS) / Departmental Bulletin Paper(1)
公開日 1998-03-31
タイトル
タイトル Verilog-HDL による論理合成回路の評価
言語 ja
タイトル
タイトル Estimate of Logic Synthesis Circuits with Verilog-HDL
言語 en
タイトル
タイトル Verilog HDL ニヨル ロンリ カイロ ノ ヒョウカ
言語 ja-Kana
言語
言語 jpn
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_6501
資源タイプ departmental bulletin paper
ページ属性
内容記述タイプ Other
内容記述 P(論文)
著者名 加藤, 完法

× 加藤, 完法

ja 加藤, 完法

ja-Kana カトウ, サダノリ

en Kato, Sadanori

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天谷, 純治

× 天谷, 純治

ja 天谷, 純治

ja-Kana アマヤ, ジュンジ

en Amaya, Junji

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多田, 昭晴

× 多田, 昭晴

ja 多田, 昭晴

ja-Kana タダ, アキハル

en Tada, Akiharu

Search repository
著者所属(日)
ja
岡山理科大学大学院工学研究科修士課程情報工学専攻
著者所属(日)
ja
岡山理科大学大学院工学研究科修士課程情報工学専攻
著者所属(日)
ja
岡山理科大学工学部情報工学科
著者所属(英)
en
Graduate School of Engineering, Okayama University of Science
著者所属(英)
en
Graduate School of Engineering, Okayama University of Science
著者所属(英)
en
Department of Information and Computer Engineering, Faculty of Engineering, Okayama University of Science
雑誌書誌ID
収録物識別子タイプ NCID
収録物識別子 AN00033244
書誌情報 ja : 岡山理科大学紀要. A, 自然科学
en : Bulletin of Okayama University of Science. A, Natural Sciences

巻 33, p. 143-151, 発行日 1998-03-31
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Ver.1 2023-06-19 11:34:22.435060
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